Traitement des puces électroniques et nouveaux procédés d'interconnexion

Auteur(s) :

Poupon, Gilles Découvrir l'auteur

Résumé

Description des principales étapes technologiques de conditionnement qui suivent les composants électroniques puis des principales méthodes d'interconnexion choisies souvent en fonction des applications abordées. L'ouvrage présente également les nouvelles technologies d'interconnexion adaptées aux nouveaux procédés d'intégration avec, par exemple, les "Through Silicon Vias".

Éditeur(s)
- Hermès science publications
Date
- 2011
Langues
- Français
Description matérielle
- 1 vol. (312 p.) : ill. ; 24 x 16 cm
Collections
- Traité EGEM
Sujet(s)
- Circuits électroniques
- Composants électroniques
ISBN
- 978-2-7462-2085-0
Indice
- 621.45 Microélectronique (transistors, composants, circuits intégrés)
Quatrième de couverture
- Traité EGEM
  Electronique - Génie Electrique - Microsystèmes
  Électronique et micro-électronique
  Le traité Electronique, Génie Electrique, Microsystèmes répond au besoin de disposer d'un ensemble de connaissances, méthodes et outils nécessaires à la maîtrise de la conception, de la fabrication et de l'utilisation des composants, circuits et systèmes utilisant l'électricité, l'optique et l'électronique comme support.
  Conçu et organisé dans un souci de relier étroitement les fondements physiques et les méthodes théoriques au caractère industriel des disciplines traitées, ce traité constitue un état de l'art structuré autour des quatre grands domaines suivants :
  
  Electronique et micro-électronique
  
  Optoélectronique
  
  Génie électrique
  
  Microsystèmes
  
  Génie des procédés
  
  Chaque ouvrage développe aussi bien les aspects fondamentaux qu'expérimentaux du domaine qu'il étudie. Une classification des différents chapitres contenus dans chacun, une bibliographie et un index détaillé orientent le lecteur vers ses points d'intérêt immédiats : celui-ci dispose ainsi d'un guide pour ses réflexions ou pour ses choix.
  Les savoirs, théories et méthodes rassemblés dans chaque ouvrage ont été choisis pour leur pertinence dans l'avancée des connaissances ou pour la qualité des résultats obtenus.
Tables des matières
- - Traitement des puces électroniques et nouveaux procédés d'interconnexion
  - Gilles Poupon
  - Hermes Science
  - Lavoisier
  - Introduction17
  - Première partie. Traitement des circuits et des composants électroniques21
  - Chapitre 1. Le traitement des puces au niveau du substrat, amincissement et découpe23
  - Stéphane Bellenger
  - 1.1. Introduction23
  - 1.2. Les processus d'amincissement27
  - 1.2.1. Principe de la rectification28
  - 1.2.2. Les procédés de libération des contraintes après amincissement33
  - 1.2.2.1. L'amincissement chimique34
  - 1.2.2.2. La gravure plasma36
  - 1.2.2.3. Le polissage mécano-chimique (CMP) ou sec (dry polishing)36
  - 1.3. La séparation des puces ou sciage (wafer sawing)36
  - 1.3.1. Le sciage mécanique37
  - 1.3.1.1. Les opérations de contrôle38
  - 1.3.1.2. Les équipements39
  - 1.3.2. Autres procédés41
  - 1.3.3. Le Dicing Before Grinding (DBG)43
  - 1.4. Bibliographie44
  - Chapitre 2. Les opérations de report sur substrat47
  - Stéphane Bellenger et Jean-Luc Diot
  - 2.1. Introduction47
  - 2.2. Les différents substrats49
  - 2.2.1. Les substrats métalliques49
  - 2.2.2. Les substrats organiques : laminés et flex51
  - 2.2.3. Les substrats céramiques54
  - 2.2.4. Les substrats silicium56
  - 2.3. Les opérations de die attach57
  - 2.3.1. Le report de puces sur substrat par brasure (solder)57
  - 2.3.2. Le report de puces sur substrat par collage (glue)59
  - 2.3.3. Le report de puces sur substrat par retournement (flip chip ou flipping)60
  - 2.3.3.1. Procédé par refusion (bumps fusibles)61
  - 2.3.3.2. Procédé par thermocompression62
  - 2.3.3.3. Report par collage63
  - 2.3.4. Le report de puces sur substrat par empilage (stacked die)64
  - 2.3.4.1. Structure pyramidale64
  - 2.3.4.2. Structure non pyramidale64
  - 2.4. Principales séquences opératoires de die attach ou de flip chip66
  - 2.4.1. Principes généraux66
  - 2.4.2. Principales opérations de contrôle68
  - 2.4.3. Le mécanisme d'éjection des puces69
  - 2.4.4. Les outils de préhension des puces71
  - 2.4.5. Les propriétés des colles72
  - 2.5. Les propriétés des pâtes à braser74
  - 2.6. Bibliographie74
  - Chapitre 3. Généralités sur les procédés d'interconnexion75
  - Gilles Poupon et Stéphane Bellenger
  - 3.1. Introduction75
  - 3.2. Principaux procédés d'interconnexion76
  - 3.3. Le câblage filaire77
  - 3.3.1. Le ball bonding77
  - 3.3.2. Le wedge bonding78
  - 3.3.3. Quelle technique choisir ?79
  - 3.3.4. Le fil79
  - 3.3.4.1. Nature des fils80
  - 3.3.3.2. Autres critères de choix81
  - 3.4. Evolution du wire bonding en regard des nouvelles évolutions technologiques81
  - 3.4.1. L'interconnexion faible pas82
  - 3.4.2. Le stacking des puces82
  - 3.5. Bibliographie83
  - Chapitre 4. Protection et finition des composants85
  - Stéphane Bellenger
  - 4.1. Le back end : une multitude de procédés en fonction des boitiers traités85
  - 4.2. Les opérations de protection87
  - 4.2.1. L'encapsulation des composants87
  - 4.2.2. Le moulage par transfert88
  - 4.2.2.1. Les résines de moulage92
  - 4.2.2.2. Le cycle de moulage94
  - 4.2.2.3. Remarques sur le moule et la presse96
  - 4.2.3. Le moulage par compression97
  - 4.2.4. Cas particuliers d'enrobage des composants98
  - 4.2.4.1. L'underfilling98
  - 4.2.4.2. Le glob top100
  - 4.2.4.3. Le dam and fill101
  - 4.2.5. Le retrait des bavures de résine (deflashing)102
  - 4.2.5.1. L'ébavurage mécanique103
  - 4.2.5.2. L'ébavurage combiné (chimique ou électrochimique et mécanique)104
  - 4.3. La finition des composants105
  - 4.3.1. L'étamage des connexions106
  - 4.3.1.1. L'étamage électrolytique107
  - 4.3.2. Le marquage des composants110
  - 4.3.2.1. Opération de marquage effectuée avant un test électrique111
  - 4.3.2.2. Opération de marquage effectuée après le test électrique111
  - 4.3.3. La séparation des boitiers et la finition des connexions112
  - 4.3.3.1. Séparation des boitiers par découpe mécanique112
  - 4.3.3.2. La séparation des boitiers par sciage mécanique116
  - 4.3.4. Cas particulier du billage des BGA118
  - 4.4. Les boitiers leadless : une simplification pour tous120
  - 4.4.1. Le moulage en nappe121
  - 4.4.2. Elimination des procédés d'ébavurage et d'étamage122
  - 4.4.3. Simplification du procédé de séparation, suppression du cambrage123
  - 4.5. Bibliographie123
  - Deuxième partie. Interconnexions flip chip125
  - Chapitre 5. Les interconnexions flip chip : concepts et technologies associées127
  - Franck Dosseul
  - 5.1. Définitions127
  - 5.1.1. Classification des assemblages et interconnexions en électronique128
  - 5.1.2. L'interconnexion flip chip130
  - 5.1.3. Les interconnexions filaires131
  - 5.1.4. L'assemblage des WL CSP132
  - 5.1.5. Mise en perspective du flip chip parmi divers modes d'interconnexions132
  - 5.2. Nature et caractéristiques des bossages flip chip133
  - 5.2.1. Les différents matériaux constituant les bumps133
  - 5.2.2. Les différentes technologies mises en oeuvre pour la réalisation des bossages136
  - 5.3. Le dépôt électrolytique139
  - 5.4. Le dépôt chimique143
  - 5.5. Dépôt par évaporation sous vide144
  - 5.6. Dépôt par sérigraphie145
  - 5.7. Stud bumping146
  - 5.8. Comparaison des différents matériaux et technologies disponibles dans la mise en oeuvre des bossages conducteurs147
  - 5.9. Technologies d'assemblage des circuits intégrés flip chip149
  - 5.9.1. Particularités de l'interconnexion flip chip149
  - 5.9.2. Survol des procédés accessibles150
  - 5.9.3. L'assemblage par thermocompression et l'assemblage thermosonique151
  - 5.9.4. L'assemblage de bossages brasables152
  - 5.9.5. L'assemblage de bossages en polymères conducteurs153
  - 5.9.6. L'assemblage à l'aide de colles polymères (adhesives)154
  - 5.10. Bibliographie155
  - Chapitre 6. Les interconnexions flip chip réalisées avec des bossages brasables159
  - Franck Dosseul
  - 6.1. Théorie : formation du joint brasé159
  - 6.1.1. La théorie du brasage160
  - 6.1.2. Le procédé de base du brasage162
  - 6.2. Structure usuelle de l'interconnexion flip chip brasable164
  - 6.2.1. Préparation du circuit intégré164
  - 6.2.1.1. L'Under Bump Metallization165
  - 6.2.1.2. La redistribution des connexions entrées/sorties165
  - 6.2.2. Nature et caractéristiques de l'interconnexion168
  - 6.2.2.1. Nature des bossages168
  - 6.2.2.2. Nature à l'interface brasure - UBM172
  - 6.2.3. Dimensions et tolérances des interconnexions brasables173
  - 6.3. La sérigraphie de pâte à braser à travers un écran métallique176
  - 6.4. La sérigraphie de pâte à braser en utilisant un écran en résine photosensible180
  - 6.5. Dépôt électrolytique de bossages brasables181
  - 6.6. L'électrolyse de pillars en cuivre avec capot en alliage d'étain183
  - 6.7. Autres procédés de réalisation de bossages183
  - 6.8. Traitement des oxydes de surface184
  - 6.9. Report du circuit intégré avec bossages fusibles185
  - 6.10. Bibliographie187
  - Chapitre 7. Les interconnexions flip chip : performances, fiabilité et perspectives189
  - Franck Dosseul
  - 7.1. Caractérisation de la qualité de l'interconnexion189
  - 7.1.1. Tests de caractérisation de la qualité des bossages au niveau du composant190
  - 7.1.1.1. Caractérisation dimensionnelle190
  - 7.1.1.2. Caractérisation physique du bossage193
  - 7.1.1.3. Caractérisation de l'adhésion du bossage194
  - 7.1.2. Tests de caractérisation de la qualité de l'interconnexion flip chip196
  - 7.2. Vieillissement et fiabilité thermomécanique des interconnexions flip chip197
  - 7.2.1. Comportement aux interfaces, vieillissement197
  - 7.2.1.1. Intermétalliques or-aluminium198
  - 7.2.1.2. Intermétalliques étain-cuivre199
  - 7.2.1.3. Intermétalliques étain-nickel199
  - 7.2.1.4. Intermétalliques étain-cuivre et nickel199
  - 7.2.1.5. Vieillissement des intermétalliques200
  - 7.2.2. Fiabilité thermomécanique201
  - 7.3. Performances électriques et thermiques des interconnexions flip chip206
  - 7.3.1. Données de base206
  - 7.3.2. Performances en électromigration208
  - 7.3.3. Performances en thermo-électromigration210
  - 7.3.3.1. Notions de thermomigration210
  - 7.3.3.2. Performances en thermo-électromigration210
  - 7.3.4. Effet fusible213
  - 7.3.5. Performances thermiques des bossages214
  - 7.4. Challenges et perspectives215
  - 7.4.1. Intégration dimensionnelle (réduction 2D et 3D des bossages)216
  - 7.4.2. Développement de nouveaux matériaux218
  - 7.5. Bibliographie220
  - Chapitre 8. Procédés d'interconnexion par thermocompression223
  - Jean-Charles Souriau
  - 8.1. Introduction223
  - 8.2. Adhésifs à conduction anisotrope (ACA)/films à conduction anisotropique (ACF)225
  - 8.2.1. Structure des conducteurs adhésifs225
  - 8.2.1.1. Les résines226
  - 8.2.1.2. Les charges conductrices226
  - 8.2.1.3. Quelques pistes d'amélioration226
  - 8.2.2. Propriétés des matériaux227
  - 8.3. Les films conducteurs anisotropes (ACF)229
  - 8.4. Stud bump231
  - 8.5. Nouvelles technologies en cours de développement232
  - 8.5.1. Procédé de Wafer Level-ACF (WL-ACF)232
  - 8.5.2. Les micro-inserts localisés233
  - 8.6. Bibliographie235
  - Troisième partie. Interconnexions pour applications spécifiques237
  - Chapitre 9. Les interconnexions 3D239
  - Aurélie Thuaire et Patrick Leduc
  - 9.1. Introduction239
  - 9.1.1. Qu'est-ce que l'intégration tridimensionnelle ou intégration 3D ?239
  - 9.1.2. Les interconnexions 3D : le via traversant243
  - 9.1.2.1. L'approche via first243
  - 9.1.2.2. L'approche via last245
  - 9.1.2.3. L'approche via middle245
  - 9.1.2.4. Atouts et challenges des différentes approches246
  - 9.2. Le TSV du point de vue technologique : points-clés de la fabrication247
  - 9.2.1. Gravure du silicium247
  - 9.2.2. Isolation du TSV249
  - 9.2.3. Dépôt du matériau barrière et de la couche d'accroche251
  - 9.2.3.1. La barrière de diffusion251
  - 9.2.3.2. Couche d'accroche252
  - 9.2.3.3. Approche alternative : dépôt en voie humide254
  - 9.2.4. Remplissage du TSV255
  - 9.3. Comportement mécanique et électrique des TSV258
  - 9.3.1. Caractérisation des TSV259
  - 9.3.1.1. Caractéristiques électriques statiques259
  - 9.3.1.2. Modèle RLCG262
  - 9.3.1.3. Fiabilité266
  - 9.3.2. Impact du TSV et de l'intégration 3D sur les composants environnants274
  - 9.3.2.1. Impact thermomécanique274
  - 9.3.2.2. Impact électrique : phénomène de couplage à partir du TSV276
  - 9.4. Bibliographie276
  - Chapitre 10. Interconnexions optiques281
  - Stéphane Bernabé, Laurent Dellmann et Christophe Kopp
  - 10.1. Notions élémentaires d'optique282
  - 10.1.1. Couplage émetteur à guide optique283
  - 10.1.2. Couplage guide optique à récepteur286
  - 10.2. Interconnexions puce à fibre optique287
  - 10.3. Interconnexions optiques sur PCB291
  - 10.4. Interconnexions optiques courtes distances en espace libre297
  - 10.5. Bibliographie300
  - Annexe 1. Sigles courants utilisés en packaging et interconnexions303
  - Annexe 2. Equivalence de termes utilisés dans l'ouvrage309
  - Index311
Origine de la notice:
- Electre