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Disponible - 621.45 PAC
Niveau 3 - Techniques
Packaging avancé sur silicium : état de l'art et nouvelles tendances
Résumé
Le point sur le packaging électronique qui comprend les opérations de mise en boitier des circuits intégrés et d'encapsulation de la puce en silicium. Le système sur puce (system on chip ou SoC), le system in package ou SiP, le wafer-scale packaging (mise en boitier sur tranche), le packaging des microsystèmes et l'intégration tridimensionnelle sont abordés et illustrés d'exemples.
- Contributeur(s)
- Éditeur(s)
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Date
- 2008
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Notes
- Notes bibliogr.
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Langues
- Français
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Description matérielle
- 293-V p. : ill. ; 24 x 16 cm
- Collections
- Sujet(s)
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ISBN
- 978-2-7462-1950-2
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Indice
- 621.45 Microélectronique (transistors, composants, circuits intégrés)
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Quatrième de couverture
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Le traité Electronique, Génie Electrique, Microsystèmes répond au besoin de disposer d'un ensemble de connaissances, méthodes et outils nécessaires à la maîtrise de la conception, de la fabrication et de l'utilisation des composants, circuits et systèmes utilisant l'électricité, l'optique et l'électronique comme support.
Conçu et organisé dans un souci de relier étroitement les fondements physiques et les méthodes théoriques au caractère industriel des disciplines traitées, ce traité constitue un état de l'art structuré autour des quatre grands domaines suivants :
Electronique et micro-électronique
Optoélectronique
Génie électrique
Microsystèmes
Chaque ouvrage développe aussi bien les aspects fondamentaux qu'expérimentaux du domaine qu'il étudie. Une classification des différents chapitres contenus dans chacun, une bibliographie et un index détaillé orientent le lecteur vers ses points d'intérêt immédiats : celui-ci dispose ainsi d'un guide pour ses réflexions ou pour ses choix.
Les savoirs, théories et méthodes rassemblés dans chaque ouvrage ont été choisis pour leur pertinence dans l'avancée des connaissances ou pour la qualité des résultats obtenus.
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Tables des matières
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Packaging avancé sur silicium
État de l'art et nouvelles tendances
Lavoisier
- Introduction 17
- Gilles Poupon
- Première partie. Concepts et procédés 23
- Chapitre 1. Les systèmes sur puce 25
- Marc Belleville et Didier Lattard
- 1.1. Introduction25
- 1.1.1. Définition d'un système sur puce25
- 1.1.2. Evolution historique des systèmes sur puce27
- 1.2. Opportunités et contraintes de l'intégration monolithique27
- 1.2.1. La «loi de Moore»27
- 1.2.2. La diversification des technologies29
- 1.2.3. Autres avantages de l'intégration30
- 1.2.4. Les contraintes de l'intégration monolithique31
- 1.3. Les limites économiques des SoC31
- 1.3.1. Le coût des masques32
- 1.3.2. Le temps de développement33
- 1.3.3. Les rendements de fabrication34
- 1.3.4. Système sur puce ou système fortement intégré34
- 1.4. La maîtrise de la complexité des SoC numériques35
- 1.4.1. Le flot de conception36
- 1.4.2. Les langages de description et niveaux d'abstraction38
- 1.4.3. La répartition matériel/logiciel et le logiciel embarqué40
- 1.4.4. Le problème des interconnexions longues et les approches GALS40
- 1.4.5. Le remplacement des bus par des réseaux sur puce41
- 1.4.6. La maîtrise de la puissance dissipée43
- 1.4.7. Vers des architectures fortement homogènes44
- 1.5. La maîtrise de la complexité des SoC mixtes44
- 1.5.1. La modélisation/co-simulation des systèmes hétérogènes45
- 1.5.2. La conception analogique dans un SoC mixte46
- 1.5.3. Les interactions et couplages47
- 1.6. Conclusion48
- 1.7. Bibliographie48
- Chapitre 2. Le system in package 51
- Jean-Marc Yannou
- 2.1. Définitions51
- 2.1.1. Définitions51
- 2.1.2. Le SiP : du système ou du package ?52
- 2.1.3. Les motivations du SiP52
- 2.1.3.1. La miniaturisation, l'intégration système et l'essoufflement de la loi de Moore52
- 2.1.3.2. La performance55
- 2.1.3.3. Le temps de mise sur le marché et les coûts d'ingénierie non récurrents56
- 2.1.3.4. La flexibilité du SiP : des solutions «à la carte»58
- 2.2. Les technologies du SiP59
- 2.2.1. Les principales plateformes de packaging60
- 2.2.2. L'intégration passive61
- 2.2.3. Le Known Good Die et l'intégration de circuits tiers64
- 2.2.4. Les outils de conception67
- 2.3. Les défis du SiP68
- 2.3.1. Une nouvelle culture de la conception électronique68
- 2.3.2. Quand faut-il faire du SiP ?69
- 2.4. Le SiP : émergence d'une tendance lourde et perspective69
- 2.4.1. Exemples de produits70
- 2.4.2. L'intégration hétérogène à la conquête de nouvelles applications72
- 2.5. Bibliographie73
- Chapitre 3. Le wafer-scale packaging 75
- Jean-Marc Yannou
- 3.1. Définitions et contexte75
- 3.1.1. Définitions75
- 3.1.2. Pourquoi le wafer-scale packaging ?76
- 3.1.3. Le concept mid-end77
- 3.2. Etat de l'art du wafer-scale packaging78
- 3.2.1. Les briques technologiques du wafer-scale packaging78
- 3.2.2. Le bumping et ses applications81
- 3.2.3. Le wafer-level packaging et ses applications83
- 3.2.4. Les limites du wafer-level packaging85
- 3.2.5. Les acteurs du wafer-level packaging86
- 3.3. Perspectives87
- 3.3.1. Un concept prometteur pour un nombre croissant d'applications87
- 3.3.2. Le mid-end : une réalité industrielle ?88
- 3.3.3. Les technologies émergentes et futures du wafer-scale packaging et leurs défis88
- 3.3.3.1. Innovations pour accroître la taille des solutions wafer-level packaging88
- 3.3.3.2. Le WLP étendu ou le mariage du polymère et du silicium89
- 3.3.3.3. Le packaging des MEMS91
- 3.3.3.4. La troisième dimension93
- 3.4. Conclusion94
- 3.5. Bibliographie94
- Chapitre 4. Packaging des microsystèmes 95
- Charlotte Gillot
- 4.1. Introduction95
- 4.2. Spécificités des MEMS95
- 4.2.1. Parties mobiles96
- 4.2.2. Contrôle de l'atmosphère97
- 4.2.3. Encapsulation à l'échelle de la plaque de silicium97
- 4.3. Capotage par scellement98
- 4.3.1. Principe98
- 4.3.2. Différents types de scellement99
- 4.3.2.1. Scellement polymère99
- 4.3.2.2. Scellement direct99
- 4.3.2.3. Scellement anodique100
- 4.3.2.4. Scellement verre fusible100
- 4.3.2.5. Scellement eutectique100
- 4.3.3. Reprise de contact100
- 4.3.4. Contrôle de l'atmosphère102
- 4.3.5. Choix de la méthode de scellement103
- 4.4. Capotage couche mince103
- 4.4.1. Principe103
- 4.4.2. Technologies mises en oeuvre104
- 4.4.3. Exemple d'application106
- 4.5. Conclusion108
- 4.6. Bibliographie108
- Chapitre 5. L'intégration tridimensionnelle ou 3D 111
- Léa Di Cioccio et Barbara Charlet
- 5.1. Introduction111
- 5.2. Concept du 3D : avantages et défis114
- 5.3. Les contraintes du 3D116
- 5.3.1. Le rendement technologique116
- 5.3.2. Le dimensionnement118
- 5.3.3. L'assemblage119
- 5.3.4. La dissipation thermique119
- 5.4. Les différents schémas d'intégration119
- 5.5. Briques technologiques pour l'intégration 3D122
- 5.5.1. Le collage direct122
- 5.5.1.1. Le collage moléculaire ou collage direct122
- 5.5.2. Le collage métal123
- 5.5.2.1. Thermocompression123
- 5.5.2.2. Formation d'un eutectique124
- 5.5.2.3. Variantes125
- 5.5.3. L'alignement125
- 5.5.4. L'amincissement126
- 5.5.5. Les vias129
- 5.6. Applications130
- 5.7. Bibliographie131
- Deuxième partie. Exemples de problématiques 135
- Chapitre 6. Management thermique 137
- Xavier Gagnard
- 6.1. Introduction137
- 6.1.1. Problématique et fiabilité du circuit intégré au composant MEMS139
- 6.1.2. Management thermique global et approche de l'intégration au niveau de la plaquette146
- 6.2. Des solutions passives aux solutions actives149
- 6.2.1. Les solutions passives150
- 6.2.1.1. Les matériaux massifs151
- 6.2.1.2. Les interfaces155
- 6.2.2. Les solutions actives160
- 6.2.2.1. Les caloducs et les microcanaux160
- 6.2.2.2. Le Spray-cooling ou refroidissement par spray163
- 6.2.2.3. La thermoélectricité164
- 6.2.2.4. Le refroidissement au niveau du substrat ou Wafer Level Cooling168
- 6.3. Conclusion173
- 6.4. Bibliographie173
- Chapitre 7. Modélisation - Fiabilité 177
- Yves Ousten, Yannick Deshayes et Laurent Bechou
- 7.1. Le contexte et les objectifs177
- 7.2. Propriétés physiques des matériaux178
- 7.2.1. Propriétés linéaires179
- 7.2.1.1. Conduction thermique179
- 7.2.1.2. Convection de chaleur180
- 7.2.1.3. Rayonnement181
- 7.2.1.4. Capacité de chaleur182
- 7.2.2. Les constantes mécaniques184
- 7.2.2.1. Relation générale184
- 7.2.2.2. Définition contrainte186
- 7.2.2.3. Définitions d'effort188
- 7.2.2.4. Loi de Hook190
- 7.2.2.5. Coefficient de Poisson191
- 7.2.3. Le fluage192
- 7.2.3.1. Courbe Sigma = f (Epsilon) effort-contrainte192
- 7.2.3.2. Phénomène de relaxation et de fluage194
- 7.3. Les simulations196
- 7.3.1. Les résultats thermiques196
- 7.3.1.1. Surfaces isothermiques197
- 7.3.1.2. Flux thermique198
- 7.3.1.3. Flux thermique et résistance thermique199
- 7.3.2. Sortie mécanique201
- 7.3.2.1. Résultats mécaniques201
- 7.3.2.2. Contraintes et efforts normaux202
- 7.3.2.3. Contraintes et efforts tangentiels202
- 7.3.2.4. Contraintes et efforts de Von Mises204
- 7.4. Techniques pour la création d'un modèle205
- 7.4.1. La géométrie205
- 7.4.2. Eléments finis206
- 7.4.3. Eléments et combinaison de la géométrie206
- 7.4.4. Physique associée à l'élément207
- 7.4.4.1. Eléments mécaniques207
- 7.4.4.2. Eléments thermiques207
- 7.4.4.3. Eléments couplés de champ208
- 7.4.5. Géométrie des éléments208
- 7.4.5.1. Eléments réguliers208
- 7.4.5.2. Eléments tétraédriques209
- 7.4.5.3. Eléments de prisme209
- 7.4.5.4. Les mesures expérimentales209
- 7.5. Analyse de défaillance210
- 7.6. La microscopie acoustique212
- 7.7. Exemple212
- 7.7.1. Procédure expérimentale213
- 7.7.1.1. Contexte et objectifs213
- 7.7.1.2. Définition du modèle214
- 7.7.2. Résultats de la simulation217
- 7.7.3. Utilisation de la microscopie acoustique durant un vieillissement220
- 7.8. Conclusion223
- 7.9. Bibliographie223
- Troisième partie. Exemples d'application 227
- Chapitre 8. Packaging de composants optoélectroniques pour interconnexions optiques 229
- Christophe Kopp et Stéphane Bernabé
- 8.1. Solutions de packaging optoélectroniques répandues au niveau industriel230
- 8.1.1. Origine des quasi-standards du packaging optique230
- 8.1.2. Configurations typiques des modules émetteurs232
- 8.1.2.1. Système à une lentille233
- 8.1.2.2. Système à deux lentilles234
- 8.1.2.3. Système à fibre lentillée235
- 8.1.3. Approche stratégique visant la réduction des coûts235
- 8.1.3.1. Développement de boîtiers en polymère injecté235
- 8.1.3.2. Utilisation de micro-optiques237
- 8.2. Nouveaux concepts de packaging238
- 8.2.1. Microbancs optiques239
- 8.2.2. Report de puces optiques par flip-chip241
- 8.2.3. Boîtier hermétique242
- 8.2.4. Entrées/sorties optiques245
- 8.3. Conclusion246
- 8.4. Bibliographie247
- Chapitre 9. Packaging des imageurs 251
- Sébastien Bolis
- 9.1. Imageurs et téléphonie mobile : marché, volumes, contraintes packaging251
- 9.1.1. Le marché de la téléphonie mobile et des imageurs251
- 9.1.2. Le packaging et les imageurs253
- 9.2. Structure et composition des imageurs (présentation d'un module caméra)255
- 9.2.1. Les éléments incontournables d'un module caméra255
- 9.2.2. Les autres éléments constitutifs258
- 9.3. Procédés de fabrication (flow global packaging and test, focus packaging : COB et CSP)259
- 9.3.1. Packaging de type COB (Chip On Board)259
- 9.3.2. Packaging de type CSP (Chip Scale Packaging)262
- 9.3.3. Opérations situées en aval : test et finitions263
- 9.4. Perspectives et nouveaux challenges packaging (autofocus)264
- 9.5. Bibliographie266
- Chapitre 10. Packaging des microsystèmes pour la biologie et la santé 267
- Fabien Sauter-Starace et Patrice Caillat
- 10.1. Introduction267
- 10.2. Contraintes de biocompatibilité268
- 10.2.1. Définitions268
- 10.2.1.1. Notion de biocompatibilité268
- 10.2.1.2. Notion de biostabilité269
- 10.2.2. Nanomatériaux269
- 10.2.3. Règles de conception269
- 10.3. Applications in vitro (diagnostic)271
- 10.3.1. Traitements de surface271
- 10.3.2. Manipulation d'ADN/anticorps (immuno-essai)274
- 10.3.2.1. ADN274
- 10.3.2.2. Solution packaging basse température pour un test immunologique en sécurité alimentaire277
- 10.3.3. Manipulation de protéines281
- 10.3.3.1. Solution packaging haute pression (Projet RMNT - Biochip-lab)281
- 10.3.3.2. Préparation des surfaces/activation281
- 10.3.3.3. Traitement thermique282
- 10.3.4. Manipulation de cellules (cytotoxicité, hématotoxicité, adhérence)283
- 10.3.4.1. Mise au point de nouvelles molécules (projet Multipatch)283
- 10.3.4.2. Microsystème permettant le tri de cellules (Projet MedicsTM)285
- 10.4. Applications in vivo287
- 10.4.1. Stérilisation287
- 10.4.2. Contraintes d'herméticité288
- 10.5. Conclusion et perspectives291
- 10.6. Bibliographie292
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Origine de la notice:
- Electre
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Disponible - 621.45 PAC
Niveau 3 - Techniques
